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UPD16602中文资料

作者:今天股市行情
来源:https://www.hnkaiping.cn/hnka
【更新日期】2021-10-24 01:08:39
摘要:- 2021年5月4日发(作者:南方大数据100A南方大数据100A) DATA SHEET MOS INTEGRATED CIRCUIT ? PD16602 312-OUTPUT TFT-LCD FULL COLOR DRIVER The ? PD16602 is a TFT-LCD source driver with full color display capability. It is idea

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2021年5月4日发(作者:南方大数据100A南方大数据100A)


DATA SHEET
MOS INTEGRATED CIRCUIT
?
PD
312-OUTPUT TFT-LCD FULL COLOR DRIVER
The
?
PD is a TFT-LCD source driver with full color display capability. It is ideal for 1024
×
768 pixel (XGA) class
high definition displays. The internal circuit consists of 12 channels (4
×
3) of analog input pins, 12 channels of 16-bit shift
registers and 312 channels of sample & hold circuits (2 latch type).
Analog display signals are sampled in 12 channels simultaneously by the sample & hold circuits and they are output in
the next line. The output voltage of the sample & hold circuits is as great as 10.5 V
P-P
and maintains high accuracy with an
output deviation of ±20 mV
MAX
. Inputting analog display signals that been
γ
-processed in the previous stage signal
processing circuit allows realization of a high definition 256-gray-scale-equivalent full color display without requiring line
inversion.
FEATURES
?4
×
3 (RGB)-channel analog input allows display signal input wiring to be reduced.
?High dynamic range (10.0 V
P-PMIN.
V
DD2
= 11.0 V)
?High accuracy sample & hold circuits (output deviation; ±20 mV
MAX.
, ±5.0 mV
TYP.
)
?High-speed sampling frequency (for both analog and digital; f
max.

=
20 MHz
MIN.
)
?Low power control (reduction of output buffer bias current) function on chip
(operating power consumption; 82 mW
TYP.
, V
DD2

=
12.5 V)
?Bi-directional data store function on chip
?Corresponding to high-density mounting (slim TCP)
ORDERING INFORMATION
Part NumberPackage
TCP
?
PDN-
×

×

×
Document No. SEJ1V0DS00 (1st edition)
Date Published August 1998 N CP(K)
Printed in Japan
?
1998


?
PD
1. BLOCK DIAGRAM
RL
CLK
SPR
SD
12
Bi-directional shift register
(26 circuits)
26
12Level shifter (26 circuits)26
D
R0
to D
R3
4
D
G0
to D
G3
4
D
B0
to D
B3
12
4
26
PLNL
HS
Sample & hold + output buffer circuit
BIAS1
BIAS2
S
1
S
312
SAMPLE & HOLD + OUTPUT BUFFER CIRCUIT 1
BIAS1

SW1
+
SW3
C
H
D
R0
to D
R3
(SH)
P
S
n
D
G0
to D
G3
D
B0
to D
B3

SW4
SW2
+
C
BIAS2
H
SPn
(SH)
N
PLNL
HS
2
SPL
V
DD1
V
SS1
V
DD2(D)
V
SS2(D)
LPC
V
DD2(A)
V
COM
V
SS2(A)
V
SS2(C)


?
PD
SAMPLE & HOLD + OUTPUT BUFFER CIRCUIT 2
D
R0
to D
R3
12
D
S
1
G0
to D
G3
D
B0
to D
B3
Sample and hold
S
3
+ Output buffer circuit
S
5
HS
PLNL
PLNL
S
311
SD
S
2
Sample and hold
S
4
+ Output buffer circuit
S
6
PLNL
S
312
3

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首发:2021-05-04 00:05

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